スマートフォンやパソコンの性能向上を語る際に欠かせないキーワードが「製造プロセス」です。
「3nmプロセス」という言葉をニュースで見かけた方も多いでしょうが、「3nmとは何のサイズなのか」「なぜ小さいほど性能が上がるのか」という疑問を持つ方は多いでしょう。
本記事では、3nmプロセスの意味と仕組み、トランジスタへの影響、性能・省電力効果をわかりやすく解説していきます。
3nmプロセスとは？半導体製造技術の世代を示す指標
それではまず、3nmプロセスの基本的な意味と背景について解説していきます。
3nmプロセスとは、半導体チップの製造に用いられるリソグラフィ技術の世代・微細化レベルを示す指標のことです。
かつては実際のトランジスタのゲート長（電流が流れる部分の幅）が数値に対応していましたが、現在の3nmという数値は実際の物理的な長さではなく、製造技術の世代を示すマーケティング的な指標となっています。
実際の3nmプロセスで製造されるトランジスタの構造は、物理的には数nm〜十数nm程度のフィンやゲートを持ちますが、「3nm世代」という表現が業界標準として使われています。
数値が小さいほど新しい世代・高性能な製造技術であることを示し、同じ面積により多くのトランジスタを集積できるため性能向上と省電力化が実現します。
製造プロセスの世代は「7nm→5nm→3nm→2nm」と微細化が進んでいます。数字が半分になるごとにトランジスタ密度が約2倍になる傾向がありましたが、近年は物理的な限界に近づきつつあり、単純な数値の縮小だけでなく構造の革新（FinFETからGAA/NANOSHEETへの移行）によって性能向上を実現しています。
3nmプロセスは2022〜2023年頃から量産が開始された最先端の製造世代であり、高性能スマートフォン向けSoCや高性能CPUに採用されています。
製造コストは旧世代より格段に高く、EUV（極端紫外線）リソグラフィという特殊な露光技術が必要です。
なぜ小さくするほど性能が上がるのか
製造プロセスの微細化が性能向上につながる理由を理解しておくことが重要です。
トランジスタのサイズが小さくなると、同じ面積により多くのトランジスタを配置できるため演算能力が向上します。
さらに電子の移動距離が短くなるため動作速度が上がり、スイッチングに必要なエネルギーが減少するため消費電力も下がります。
製造プロセスと性能の関係
・トランジスタ密度の向上→同面積でより高性能なチップが作れる
・スイッチング速度の向上→クロック周波数の引き上げが可能になる
・リーク電流の低減→アイドル時の消費電力が下がる
・電源電圧の低下→動的消費電力（CV²f）が低下する
微細化は「高性能・低消費電力・小型化」の三つを同時に実現できる点が半導体業界が追い求め続ける理由です。
ただし、微細化が進むほど製造難易度と製造コストが急上昇するため、あらゆる製品に最先端プロセスが使われるわけではありません。
FinFETからGAAへの構造変化
3nmプロセス世代の大きな特徴の一つが、トランジスタ構造の変化です。
7nm・5nm世代まで主流だったFinFET（フィン型トランジスタ）から、3nm以降の世代ではGAA（Gate-All-Around）またはナノシートトランジスタへの移行が進んでいます。
FinFETではシリコンのフィン（ひれ状の突起）の3面をゲートが囲む構造でしたが、GAAではシリコンナノシートの全周をゲートが取り囲むため電流制御がより精密になります。
GAA構造ではリーク電流の低減と動作速度の向上が両立でき、3nm以降の世代での性能向上を支える革新的な技術です。
この構造変化によって、物理的な微細化限界に近づいても性能向上を継続させることが可能になっています。
3nmプロセスの性能と省電力効果
続いては、3nmプロセスが実際の製品性能と消費電力にどう影響するかを確認していきます。
旧世代（5nm・7nm）と比較した際の3nmプロセスの改善効果は、同等消費電力での性能向上または同等性能での消費電力削減という形で現れます。
| 比較世代 | 性能向上（同消費電力） | 消費電力削減（同性能） | トランジスタ密度 |
|---|---|---|---|
| 7nm→5nm | 約15〜20%向上 | 約30〜35%削減 | 約1.8倍 |
| 5nm→3nm | 約10〜15%向上 | 約25〜30%削減 | 約1.5〜1.7倍 |
世代が進むにつれて改善幅が縮小する傾向があり、「半導体の微細化の恩恵が薄れてきている」という指摘もあります。
しかし絶対的な性能水準は世代ごとに着実に向上しており、スマートフォンの処理性能向上・バッテリー持続時間の改善に直接貢献しています。
3nmプロセスを採用した主な製品分野
3nmプロセスが採用されている主な製品分野について確認しましょう。
最も積極的に採用されているのはハイエンドスマートフォン向けのSoC（System on Chip）です。
高い演算性能が求められるAI処理・カメラ画像処理・ゲーミングなどの用途で3nmプロセスの恩恵が最大化されます。
ノートPC向け高性能プロセッサにも3nm世代の採用が進んでおり、薄型軽量ながら高い処理性能と長いバッテリー駆動時間を実現しています。
AI推論チップやデータセンター向けアクセラレーターでも3nmプロセスの採用が拡大しており、大規模言語モデル（LLM）の処理効率向上にも貢献しています。
一方、家電・自動車・産業機器向けのマイコンは成熟プロセス（28nm〜65nm）が主流であり、コストと安定供給が優先されます。
2nmプロセス以降の将来展望
3nmの次世代として2nmプロセスの開発・量産が各社で進められています。
2nmプロセスではGAA構造のさらなる進化やBSPDN（背面電源供給ネットワーク）など新たな技術革新が盛り込まれる予定です。
さらに先を見据えると、シリコンの物理的限界を超えるために、3D積層技術（チップレット・Chiplet）・新材料（カーボンナノチューブ・MoS2）・量子効果デバイスなどの研究が進んでいます。
「ムーアの法則」（トランジスタ数が18〜24ヶ月で2倍になる経験則）の維持は困難になりつつありますが、3D集積や新アーキテクチャによって性能向上のペースは維持される見通しです。
半導体技術の進化は今後もAI・通信・自動車・医療など社会インフラのあらゆる分野に深く関わり続けるでしょう。
3nmプロセスの製造における技術的難しさ
続いては、3nmプロセスの製造がなぜ難しいのかについて確認していきます。
最先端の半導体製造は「地球上で最も複雑な製造プロセス」とも称されており、その難易度は世代を経るごとに急増しています。
EUVリソグラフィの役割
3nmプロセスの製造には、EUV（Extreme Ultraviolet）リソグラフィが不可欠です。
EUVリソグラフィは波長13.5nmの極端紫外線を使って回路パターンをシリコンウェハに焼き付ける技術であり、従来のArFレーザー（193nm）では不可能な微細なパターニングを実現します。
EUV露光装置は1台あたり数百億円規模の超高額機器であり、製造できるメーカーは世界で事実上1社に限られています。
EUVリソグラフィはサプライチェーンの集中というリスクを伴いつつも、3nm以降の半導体製造に欠かせない技術として業界の要となっています。
3nmプロセスではEUVの多重露光（マルチパターニング）が必要な層もあり、製造ステップ数・歩留まり管理の複雑さがさらに増しています。
製造コストと歩留まりの課題
3nmプロセスの製造コストは旧世代と比較して大幅に高くなっています。
ウェハ1枚あたりの製造コストは5nm世代の2〜3倍に達するとも言われており、製品の販売価格にも反映されます。
製造歩留まり（正常に動作するチップの割合）は製造開始当初は低く、量産経験を積むことで改善されていきます。
歩留まりが低い段階では良品チップが少なく1個あたりのコストがさらに上昇するため、大量需要のある製品（スマートフォン向けSoC）が先行して採用される傾向があります。
製造コストの高さが3nmプロセスの採用を一部のハイエンド製品に限定する主要な要因となっています。
まとめ
3nmプロセスとは半導体製造技術の世代を示す指標であり、実際のトランジスタの物理的なサイズではなく製造技術の世代を表す概念です。
微細化によりトランジスタ密度が向上し、性能向上と消費電力削減が同時に実現されます。
3nm世代ではGAA（Gate-All-Around）トランジスタ構造への移行が進んでおり、電流制御の精度向上とリーク電流低減が実現しています。
EUVリソグラフィという超高額・高難度の製造技術が必要であるため製造コストが高く、ハイエンドスマートフォン・高性能PC・AI向けチップが主な採用分野です。
2nm以降の次世代プロセスの開発も進んでおり、3D積層や新材料との組み合わせによって半導体の性能進化は今後も続いていくでしょう。
